新思科技推出面向AI内存的CXL 4.0 IP
新思科技（Synopsys）推出CXL 4.0 IP组合，旨在缓解AI内存瓶颈。该IP组合面向半导体设计，支持AI工作负载。新思科技是EDA软件和半导体IP的主要供应商。
原文深度解读
本文报道了新思科技（Synopsys）推出CXL 4.0 IP组合，旨在缓解AI基础设施面临的内存瓶颈。文章涉及新思科技、CXL标准、AI工作负载等主体，时间点为2024年8月24日（行业消息来源）。关键数字包括CXL 4.0传输速率翻倍至128 GT/s，并支持PCIe 7.0。该IP组合面向半导体设计，与电子元器件供应链中的EDA工具和半导体IP供应相关。
- 新思科技是EDA软件和半导体IP的主要供应商，其CXL 4.0 IP组合旨在缓解AI基础设施的内存瓶颈。
- CXL是一种互连标准，用于连接CPU、内存、存储和加速器，基于PCIe标准，提供广泛互操作性。
- CXL 1.0规范于2019年由英特尔主导的联盟发布，此后CPU、GPU供应商及内存制造商均开发支持该技术的产品。
- CXL 2.0芯片已量产，行业正推进CXL 3.0采用，而CXL 4.0标准于去年底最终确定。
- CXL 4.0将传输速率翻倍至128 GT/s，并支持PCIe 7.0；新思科技的IP集成了控制器、IDE安全模块、硅验证物理层和验证IP，并支持与早期CXL代际互连。
- 新思科技代表称，CXL将从基本内存扩展演进到广泛内存共享，最终实现完全分解计算，CXL 4.0将推动行业迈向全面分解计算。
供应链影响
- 新思科技提前推出CXL 4.0 IP可能影响半导体设计工具和IP的供应格局，取决于市场采用速度。
- CXL 4.0 IP的推出可能促进支持CXL 4.0的芯片和系统开发，进而影响相关元器件需求，取决于下游产品设计周期。
- 内存制造商和加速器供应商对CXL 4.0的采用可能影响内存和互连元器件的供应链，取决于标准普及程度。
- CXL 4.0支持PCIe 7.0，可能推动相关物理层和连接器元器件的更新，取决于生态系统协同。
- 新思科技在CXL 4.0上的早期布局可能影响EDA和IP市场竞争，但具体影响取决于其他供应商的跟进和客户选择。
系统解读，仅作为判断线索，不构成备货、出货、涨价或投资建议。
新思科技最新的CXL IP架构
新思科技（Synopsys）是电子设计自动化（EDA）软件和半导体知识产权（IP）的主要供应商，该公司开发了CXL 4.0 IP组合，旨在缓解AI基础设施面临的内存瓶颈。
据行业消息人士8月24日透露，新思科技近期发布了其CXL 4.0 IP组合。Compute Express Link（CXL）是一种互连标准，旨在以高速度和更高效率连接高性能计算系统中的中央处理器（CPU）、内存、存储和加速器。由于它建立在用于连接PC和服务器设备的PCI Express（PCIe）标准之上，因此具有广泛的互操作性。
首个CXL 1.0规范于2019年由最初由英特尔领导的联盟发布。此后，不仅CPU和图形处理器（GPU）供应商，内存制造商也纷纷开发支持该技术的产品。
支持CXL 2.0的芯片已投入量产，而业界正致力于采用CXL 3.0。新思科技决定在更广泛的市场部署之前推出CXL 4.0 IP，被视为其建立早期领先优势的努力。CXL 4.0标准于去年底最终确定。
CXL 4.0将传输速率从上一代翻倍至128 GT/s，并支持PCIe 7.0。新思科技的CXL 4.0 IP集成了控制器、完整性与数据加密（IDE）安全模块、硅验证物理层和验证IP。它还支持与早期CXL代际的互连，拓宽了其潜在应用范围。
新思科技预计其CXL 4.0 IP将显著加速AI基础设施中的内存访问和利用。该技术可为增加内存容量和带宽提供基础，而这两者已成为AI工作负载的主要制约因素。
“CXL将从基本内存扩展演进到广泛内存共享，最终实现完全分解计算，”新思科技的一位代表表示。“CXL 4.0将帮助行业迈向全面分解计算。”
Synopsys' latest CXL IP architecture
Synopsys, a major supplier of electronic design automation (EDA) software and semiconductor intellectual property (IP), has developed a CXL 4.0 IP portfolio aimed at easing the memory bottlenecks facing AI infrastructure.
According to industry sources on Aug. 24, Synopsys recently announced its CXL 4.0 IP portfolio. Compute Express Link, or CXL, is an interconnect standard designed to link central processing units (CPUs), memory, storage and accelerators at high speed and with greater efficiency in high-performance computing systems. Because it builds on the PCI Express (PCIe) standard used to connect devices in PCs and servers, it offers broad interoperability.
The first CXL 1.0 specification was released in 2019 by a consortium initially led by Intel. Since then, not only CPU and graphics processing unit (GPU) suppliers but also memory makers have moved to develop products supporting the technology.
Chips supporting CXL 2.0 are already in mass production, while the industry is working toward adoption of CXL 3.0. Synopsys' decision to introduce CXL 4.0 IP ahead of broader market deployment is seen as an effort to establish an early lead. The CXL 4.0 standard was finalized late last year.
CXL 4.0 doubles the transfer rate to 128 GT/s from the previous generation and supports PCIe 7.0. Synopsys' CXL 4.0 IP integrates a controller, an Integrity and Data Encryption (IDE) security module, a silicon-proven physical layer and verification IP. It also supports interconnection with earlier CXL generations, broadening its potential range of applications.
Synopsys expects its CXL 4.0 IP to significantly accelerate memory access and utilization across AI infrastructure. The technology could provide a foundation for increasing memory capacity and bandwidth, which have emerged as major constraints for AI workloads.
“CXL will evolve from basic memory expansion to broad memory sharing and ultimately to fully disaggregated computing,” a Synopsys representative said. “CXL 4.0 will help move the industry toward full-scale disaggregated computing.”