ASML与台积电将推进向大尺寸EUV光掩模的过渡
ASML与台积电将推进向大尺寸EUV光掩模的过渡。当前6英寸掩模仍用于High NA EUV量产，向更大的12英寸掩模过渡预计将进一步提升晶圆厂产能、降低制造成本。该动向涉及EUV光刻与光掩模环节，与半导体设备及材料供应链相关。
原文深度解读
本文主题为ASML与台积电（TSMC）联合推动半导体行业向更大尺寸EUV光刻光掩模过渡。涉及主体包括ASML、台积电，以及文中提及的光掩模供应商与合作伙伴。时间信息包括文章日期2026年9月24日，以及台积电计划自2030年起在先进节点量产中使用High NA技术。关键数字包括当前6英寸掩模、目标12英寸掩模、2030年量产时间点。与电子元器件供应链的关系在于：该动向直接涉及EUV光刻设备与光掩模材料环节，大尺寸掩模的过渡预计将影响晶圆厂产能、芯片制造成本以及先进制程供应链的协作模式。
- ASML与台积电宣布合作推动半导体行业向更大尺寸EUV光刻光掩模过渡，当前High NA EUV量产仍使用6英寸掩模，目标为12英寸掩模。
- 原文称向12英寸掩模过渡预计将进一步提升晶圆厂产能、降低芯片制造成本并消除拼接（stitching）限制，从而使整个半导体行业受益。
- 台积电表示，该过渡将使先进芯片制造商能够充分利用High NA EUV的优势，使未来几代领先制程芯片更具成本效益。
- ASML总裁兼CEO Christophe Fouquet表示，High NA EUV的采用预计将沿器件微缩路线图逐步增加，先使用当前6英寸掩模，随后由12英寸掩模进一步支持，以实现更高扫描仪产能并满足对更小、更快、更节能芯片的需求。
- 台积电董事长兼CEO魏哲家表示，行业协作可解锁单一公司无法实现的可能性，并希望通过跨价值链的专业知识整合，持续以创新降低门槛并规模化提供先进解决方案。
- 台积电计划自2030年起在先进节点的大批量制造中使用ASML的High NA技术，并预计随着技术节点推进，需要High NA EUV的层数将增加，主要驱动力是AI应用所需的日益复杂的晶体管架构。
供应链影响
- 若12英寸EUV光掩模过渡按原文所述推进，光掩模供应商和EUV设备相关供应链可能需要调整产品规格与产能规划，具体节奏取决于High NA EUV采用进度。
- 原文提到消除拼接限制并提升扫描仪产能，可能影响先进制程晶圆厂的生产效率与制造成本结构，但实际影响取决于技术成熟度和量产时间表。
- 台积电计划2030年起在先进节点量产中使用High NA技术，可能带动对High NA EUV设备、掩模及配套材料的需求逐步增加，但需求规模取决于AI应用驱动的晶体管架构复杂度和层数增长。
- ASML提及半导体制造商、掩模供应商和合作伙伴的初步支持，可能意味着供应链上下游需要更早开展协同开发与验证，但具体协作模式取决于行业采用速度。
- 向更大尺寸掩模过渡可能改变光掩模制造、检测和物流环节的技术要求，但相关供应链影响取决于12英寸掩模生态系统的成熟度与标准化进展。
系统解读，仅作为判断线索，不构成备货、出货、涨价或投资建议。
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商业 | 2026年9月24日
Evertiq
虽然High NA EUV将使用当前的6英寸掩模投入生产，但向更大的12英寸掩模过渡预计将进一步提升晶圆厂产能、降低芯片制造成本并消除拼接限制，从而使整个半导体行业受益。
ASML与台积电宣布了一项合作计划，旨在引领半导体行业向更大尺寸的极紫外（EUV）光刻光掩模过渡。
虽然High NA EUV将使用当前的6英寸掩模投入生产，但向更大的12英寸掩模过渡预计将进一步提升晶圆厂产能、降低芯片制造成本并消除拼接限制，从而使整个半导体行业受益。台积电表示，这将使先进芯片制造商能够充分利用High NA EUV的优势，使未来几代领先制程芯片更具成本效益。
ASML总裁兼CEO Christophe Fouquet表示：“我们预计High NA EUV的采用将沿器件微缩路线图逐步增加，首先使用当前的6英寸掩模，随后由12英寸掩模进一步支持，从而实现更高的扫描仪产能，并让行业满足对更小、更快、更节能芯片的需求。我们很高兴半导体制造商、掩模供应商和合作伙伴对这一计划给予了强有力的初步支持。”
台积电董事长兼CEO魏哲家博士表示：“我们始终相信，当行业携手解决复杂问题时，我们就能解锁任何单一公司都无法独自实现的可能性。通过汇集行业价值链各环节的专业知识，我们希望通过持续创新不断提供前沿技术的益处，降低门槛并使先进解决方案能够规模化获取。”
台积电计划自2030年起在先进节点的大批量制造中使用ASML的High NA技术。台积电表示，随着技术节点推进，台积电预计需要High NA EUV的层数将增加，主要驱动力是AI应用所需的日益复杂的晶体管架构。
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Business | September 24, 2026
Evertiq
While High NA EUV will be adopted for production using the current 6-inch masks, the transition to larger, 12-inch masks is expected to further increase fab productivity, lower chipmaking costs and remove stitching constraints, benefiting the entire semiconductor industry.
ASML and TSMC have announced a collaborative initiative to lead the semiconductor industry’s transition to a larger-format Extreme Ultraviolet (EUV) lithography photomask.
While High NA EUV will be adopted for production using the current 6-inch masks, the transition to larger, 12-inch masks is expected to further increase fab productivity, lower chipmaking costs and remove stitching constraints, benefiting the entire semiconductor industry. It will enable advanced chip manufacturers to fully leverage the advantages of High NA EUV, making future generations of leading-edge chips more cost-effective, TSMC said.
“We expect the adoption of High NA EUV to increase progressively along the device scaling roadmap, first using current 6-inch masks and then further supported by 12-inch masks, which enable greater scanner productivity and allow the industry to meet the demand for smaller, faster and more energy-efficient chips,” said Christophe Fouquet, president & CEO, ASML. “We are pleased by the strong initial support of semiconductor manufacturers, mask suppliers and partners for this initiative.”
“We have always believed that when the industry works together to solve complex problems, we unlock possibilities that no single company could achieve alone,” said TSMC Chairman and CEO Dr. C.C. Wei. “By bringing together expertise from across the industry’s value chain, we hope to keep providing the benefits of cutting-edge technology through continuous innovation that lowers barriers and puts advanced solutions accessible at scale.”
TSMC intends to use ASML’s High NA technology in high-volume manufacturing for advanced nodes starting in 2030. As technology nodes advance, TSMC expects the number of layers requiring High NA EUV will rise, driven primarily by the increasingly complex transistor architectures required for AI applications, TSMC said.
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