SK Hynix 公布 H-TPU 控制器架构，集成逾 100 个小处理器
SK Hynix 公开其自研 H-TPU（Hynix Transaction Processing Unit）的架构与性能，该小型处理器面向固态硬盘（SSD）设计，架构中集成超过 100 个小处理器。原文未披露量产时间、制程、客户或供货信息。该产品属存储控制器自研方向，与 SSD 主控及存储供应链相关。
原文深度解读
本文报道 SK Hynix 在 ISOCC 2026 上公开其自研 H-TPU（Hynix Transaction Processing Unit）架构与性能。该小型处理器面向 SSD 设计，将传统由通用 CPU 处理的重复性任务分散到 100 多个 H-TPU 上，以降低功耗和芯片面积。SK Hynix 副总裁 Koo In-je 于 10 月 12 日在仁川松岛 Convensia 举行的会议上发言。原文称单个 H-TPU 功耗约为标准通用 CPU 核心的 2.5%（四十分之一），芯片面积约为 4%（二十五分之一）。该技术计划先用于下一代企业级 SSD（eSSD）控制器，随后集成到 Storage Next 和计划明年发布的高带宽闪存（HBF）。与电子元器件供应链的关系在于：这是存储控制器自研方向，涉及 SSD 主控、NAND 闪存产品线及未来 AI 存储架构。
- SK Hynix 公开了自研 H-TPU 的架构与性能，该小型处理器面向 SSD，将传统由通用 CPU 处理的重复性任务分散到 100 多个 H-TPU 上，原文称可显著降低功耗和芯片面积。
- SK Hynix 副总裁 Koo In-je 在 2026 年 10 月 12 日于仁川松岛 Convensia 举行的 ISOCC 2026 上表示，现有 SSD 控制器内的通用 CPU 在功耗和芯片面积上正达到极限，因此公司开发 H-TPU 以更高效处理重复性 I/O 数据传输路径。
- H-TPU 是 SK Hynix 自研的超轻量可编程处理器，处理读写命令处理、元数据管理和缓冲控制等重复性 SSD 操作；此前这些任务由 SSD 控制器内的通用 CPU 处理，随着 SSD 性能提升，工作负载增加需要更多 CPU 核心，导致处理器芯片面积和功耗过度扩大。
- Koo 指出，SSD 控制器中常用的 Arm CPU 核心对于简单重复任务而言性能过剩，这些核心为高速处理复杂计算而优化，用于简单 SSD 操作会消耗不必要功耗和芯片面积，其架构也不适合将工作负载拆分为更小任务并分配到多个处理器。
- H-TPU 采用四级流水线和顺序执行结构，适合重复性工作负载；与单片 CPU 不同，多个 H-TPU 可分布在控制器中并分配专门功能，主通用 CPU 保留用于错误恢复、异常处理和存储策略管理等复杂任务。
- SK Hynix 已将 100 多个 H-TPU 集成到其 SSD 控制器架构中；当 I/O 请求到达时，仅激活所需功能的 H-TPU，其他保持空闲以省电。原文称单个 H-TPU 功耗约为标准通用 CPU 核心的 2.5%（四十分之一），芯片面积约为 4%（二十五分之一）。
供应链影响
- 若 H-TPU 按原文所述降低 SSD 控制器功耗和芯片面积，可能影响未来企业级 SSD 控制器的设计复杂度和成本结构，但实际影响取决于量产时间、制程和客户采用情况，原文未披露这些信息。
- 该技术计划先用于下一代 eSSD 控制器，随后扩展到 Storage Next 和 HBF，可能使 SK Hynix 在 NAND 闪存产品线和 AI 存储架构中更深度整合自研控制器，但具体供货和客户关系原文未说明。
- 原文称 H-TPU 面向重复性 I/O 任务并保留主 CPU 处理复杂任务，这可能改变 SSD 控制器内处理器核心的配置方式，进而影响相关控制器供应链对通用 CPU 核心与专用小处理器的需求结构，但取决于技术落地和生态支持。
- Storage Next 支持 512 字节细粒度数据访问，可能对 AI 存储场景的数据管理方式产生影响，但原文未提供该架构的量产、性能或供应链细节。
- HBF 计划明年发布，若与 H-TPU 集成，可能影响高带宽闪存相关产品的控制器方案，但原文未披露 HBF 的具体规格、产能或供应安排。
系统解读，仅作为判断线索，不构成备货、出货、涨价或投资建议。
Koo In-je，SK Hynix 副总裁，于 10 月 12 日在仁川松岛举行的 ISOCC 2026 上发言。（照片=THE ELEC）
SK Hynix Inc. 公开了其 Hynix Transaction Processing Unit（H-TPU）的架构与性能，这是一款为固态硬盘（SSD）内部开发的小型处理器。
该技术将传统上由通用中央处理器（CPU）处理的重复性任务分散到 100 多个 H-TPU 上，显著降低功耗和芯片面积。
SK Hynix 副总裁 Koo In-je 于 10 月 12 日在仁川松岛 Convensia 举行的国际 SoC 设计会议（ISOCC）2026 上表示，现有 SSD 控制器内的通用 CPU 在功耗和芯片面积方面正达到极限。他解释说，SK Hynix 开发 H-TPU 是为了更高效地处理重复性输入/输出（I/O）数据传输路径。
H-TPU 是 SK Hynix 内部开发的一款超轻量可编程处理器。它处理重复性 SSD 操作，包括读写命令处理、元数据管理和缓冲控制。此前，SSD 控制器内的通用 CPU 处理所有这些任务。随着 SSD 性能提升，不断增加的工作负载需要更多 CPU 核心，这过度扩大了处理器芯片面积和功耗。
Koo 指出，SSD 控制器中常用的 Arm CPU 核心对于简单、重复性任务而言性能过剩。这些核心为高速处理复杂计算而优化，这意味着将它们用于简单 SSD 操作会消耗不必要的功耗和芯片面积。其架构也不适合将工作负载拆分为更小任务并分配到多个处理器。
H-TPU 采用四级流水线和适合重复性工作负载的顺序执行结构。与单片 CPU 不同，多个 H-TPU 可以分布在控制器中并分配专门功能。主通用 CPU 保留用于复杂任务，包括错误恢复、异常处理和存储策略管理。
SK Hynix 已将 100 多个 H-TPU 集成到其 SSD 控制器架构中。当 I/O 请求到达时，仅激活所需功能的 H-TPU，其他保持空闲状态以节省功耗。据 SK Hynix 称，与标准通用 CPU 核心相比，单个 H-TPU 消耗约 2.5%（四十分之一）的功耗，并占据约 4%（二十五分之一）的芯片面积。
“SK Hynix 将传统 SSD 控制器的读写过程分解为更小任务，并构建系统使众多小型 H-TPU 并行处理它们，”Koo 说。他补充说，公司还开发了软件工具，包括专用编译器，以帮助工程师更高效地编写专用代码。
SK Hynix 计划将 H-TPU 技术应用于多条 NAND 闪存产品线，首先从下一代企业级 SSD（eSSD）控制器开始。该技术随后将集成到 Storage Next——公司面向 AI 的下一代存储架构——以及计划明年发布的高带宽闪存（HBF）中。
Storage Next 是一种针对现代 AI 模型所需细粒度数据访问优化的架构，处理数据单元小至 512 字节——是传统 4 千字节（KB）单元大小的八分之一。
Koo In-je, Vice President at SK Hynix, speaks at ISOCC 2026 held in Songdo, Incheon, on Oct. 12.(Photo=THE ELEC)
SK Hynix Inc. has disclosed the architecture and performance of its Hynix Transaction Processing Unit (H-TPU), a small processor developed in-house for solid-state drives (SSDs).
The technology distributes repetitive tasks traditionally handled by general-purpose central processing units (CPUs) across more than 100 H-TPUs, significantly reducing power consumption and chip area.
Koo In-je, a vice president at SK Hynix, stated at the International SoC Design Conference (ISOCC) 2026, held at Songdo Convensia in Incheon on Oct. 12, that general-purpose CPUs inside existing SSD controllers are reaching their limits in power consumption and chip area. SK Hynix developed the H-TPU to handle repetitive input/output (I/O) data-transfer paths more efficiently, he explained.
The H-TPU is an ultra-lightweight programmable processor developed in-house by SK Hynix. It processes repetitive SSD operations, including read and write command processing, metadata management, and buffer control. Previously, general-purpose CPUs inside SSD controllers handled all these tasks. As SSD performance scaled up, the increasing workload required more CPU cores, which excessively expanded processor chip area and power consumption.
Koo noted that Arm CPU cores commonly used in SSD controllers are overpowered for simple, repetitive tasks. These cores are optimized to process complex computations at high speed, meaning their deployment for simple SSD operations consumes unnecessary power and chip area. Their architecture is also ill-suited for splitting workloads into smaller tasks and distributing them across multiple processors.
The H-TPU features a four-stage pipeline and a sequential execution structure suited for repetitive workloads. Unlike a monolithic CPU, multiple H-TPUs can be distributed across the controller and assigned specialized functions. The main general-purpose CPU is reserved for complex tasks, including error recovery, exception handling, and storage policy management.
SK Hynix has integrated more than 100 H-TPUs into its SSD controller architecture. When an I/O request arrives, only the H-TPUs dedicated to the required functions are activated, while others remain in an idle state to save power. According to SK Hynix, a single H-TPU consumes approximately 2.5% (one-fortieth) of the power and occupies about 4% (one-twenty-fifth) of the chip area compared to a standard general-purpose CPU core.
“SK Hynix decomposed the read and write processes of traditional SSD controllers into smaller tasks and structured the system so that numerous small H-TPUs process them in parallel,” Koo said. He added that the company has also developed software tools, including a dedicated compiler, to help engineers write specialized code more efficiently.
SK Hynix plans to apply the H-TPU technology across multiple NAND flash product lines, starting with controllers for next-generation enterprise SSDs (eSSDs). The technology will subsequently be integrated into Storage Next, the company's next-generation storage architecture for AI, as well as high-bandwidth flash (HBF), which is scheduled for release next year.
Storage Next is an architecture optimized for fine-grained data access required by modern AI models, handling data units down to 512 bytes—one-eighth the size of conventional 4-kilobyte (KB) units.