EE Times原文发布 09-28 15:30Radar 收录 09-28 16:01查看原文 ↗

Xcena 减少数据搬运以解决内存瓶颈

Xcena Cuts Data Movement to Address Memory Bottlenecks

中文摘要

Xcena 推出 MX1，利用 CXL 将计算能力推入内存，整合 DDR5、SSD 与 RISC-V 核心，并降低编程难度，以缓解内存瓶颈。

原文深度解读

本文介绍韩国初创公司 Xcena 在 Hot Chips 2026 上发布的 MX1，一款 CXL Type 3 设备，整合最高 2 TB DDR5、SSD 支持的 InfiniteMemory 容量以及超过 1,000 个定制 RISC-V 核心。Xcena 首席产品官 Harry Kim 表示，MX1 在特定数据分析工作负载上可提供最高 4.7 倍吞吐量和 18.7 倍能效（相比主机 CPU 通过 CXL 处理数据）。文章还涉及 CXL 生态采用、内存扩展与池化、Meta 复用 DDR4 等案例，以及 Xcena 的采样、量产和营收时间表。与电子元器件供应链的关系在于：MX1 依赖 DDR5、SSD 和 RISC-V 核心，其量产计划可能影响相关存储器与处理器件的需求节奏，同时 CXL 生态成熟度可能影响上游器件采用。

Xcena 在 Hot Chips 2026 上详细介绍了 MX1，这是一款 CXL Type 3 设备，结合最高 2 TB DDR5、SSD 支持的 InfiniteMemory 容量以及超过 1,000 个定制 RISC-V 核心。
Xcena 首席产品官 Harry Kim 称，MX1 在选定的数据分析工作负载上可提供最高 4.7 倍吞吐量和 18.7 倍能效，对比对象是主机 CPU 通过 CXL 处理数据。
Kim 表示内存瓶颈不能仅靠增加内存解决，必须更高效地利用现有内存资源，减少数据移动会有帮助；MX1 适合内存密集型 AI 和数据库工作负载，这些场景中只有一部分存储数据最终需要 CPU 或 GPU 处理。
MX1 将 DDR5、SSD 和 RISC-V 核心整合，需要解决软件和内存管理挑战，最大技术障碍之一是创建统一的虚拟内存系统，维护主机内存、设备内存和 SSD 支持容量之间的映射。
Xcena 修改了基于 LLVM 的编译器以支持自定义指令，并提供类似 CUDA 的 SDK，开发者可用 C、C++ 或 Rust 编写；由于管理数千个处理器核心仍有挑战，Xcena 开发了受分布式数据库系统启发的框架。
Xcena 正在向内存厂商、CPU 厂商和超大规模云服务商提供 MX1 原型样品，计划 2026 年底量产，初始客户收入目标为 2027 年；Kim 表示关键依赖是业界更广泛采用运行在 PCIe 6.0 上的 CXL 3。

供应链影响

MX1 若按计划在 2026 年底量产，可能增加对 DDR5、SSD 和定制 RISC-V 核心等上游器件的需求，但实际影响取决于客户采用速度和量产良率。
Xcena 依赖 CXL 3 在 PCIe 6.0 上的更广泛采用，若生态成熟度不足，可能延迟 MX1 及相关存储器件的供应链放量。
Meta 等超大规模厂商复用 DDR4 模块进行 CXL 内存扩展，可能影响旧代 DDR4 的退役节奏和再利用需求，但具体规模取决于池化与扩展部署进度。
CXL 内存池化若被更广泛采用，可能提高现有内存芯片利用率，从而可能改变新增内存采购的节奏，但取决于池化技术成熟度和行业标准推进。
Xcena 向内存厂商、CPU 厂商和超大规模云服务商提供样品，可能带动围绕 CXL Type 3 设备的配套器件和生态验证活动，但取决于各方合作进展。

系统解读，仅作为判断线索，不构成备货、出货、涨价或投资建议。

正文内容 · AI翻译

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将数据处理得更靠近内存并不是新想法，但韩国初创公司 Xcena 认为，通过利用 Compute Express Link（CXL）协议，它有一种更好的实现方式。

在 Hot Chips 2026 上，该公司详细介绍了其 MX1，这是一款 CXL Type 3 设备，结合了最高 2 TB 的 DDR5、SSD 支持的 InfiniteMemory 容量以及超过 1,000 个定制 RISC-V 核心。首席产品官 Harry Kim 表示，在选定的数据分析工作负载上，Xcena 的 MX1 可提供最高 4.7 倍的吞吐量和 18.7 倍的能效，对比对象是主机 CPU 通过 CXL 处理数据。

在接受 EE Times 简报时，Kim 表示内存瓶颈不能简单地通过增加更多内存来解决；必须更高效地利用现有内存资源。“如果我们能减少数据移动，那将真的很有帮助，”他说。

Kim 表示，MX1 特别适合内存密集型的 AI 和数据库工作负载，在这些场景中，只有一部分存储数据最终需要由 CPU 或 GPU 处理。

By IAR by Qt Group 09.25.2026

By Aveek Sarkar, Director, Ecosystem and Alliance Management Division, TSMC 09.24.2026

By Skyeast International Group Limited 09.24.2026

对于向量搜索、KV-cache 操作和数据库过滤等应用，靠近内存执行计算可以降低延迟、功耗和带宽瓶颈，他说。“以数据库为例，我们可以通过过滤掉 CPU 侧不需要看到的旧数据来减少数据移动。”

对于 AI，这意味着只拉取 KV 缓存中相关的切片，Kim 说。

Kim 表示，将 DDR5、SSD 和 RISC-V 核心整合在一起需要解决重大的软件和内存管理挑战，因为 Xcena 希望让客户易于对 MX1 编程。“我们希望保持内存模型与他们在 CPU 侧想要做的尽可能相似。”

Xcena 首席产品官 Harry Kim 在 Hot Chips 2026 上展示了该公司的 MX1 CXL Type 3 设备。（来源：Xcena）

他说，最大的技术障碍之一是创建一个统一的虚拟内存系统，能够维护主机内存、设备内存和 SSD 支持容量之间的映射。

Xcena 希望 MX1 首先是一个强大的内存扩展器。Kim 表示，它与竞争性 CXL 内存扩展产品的不同之处在于，它将全功能内存控制器与专门的近内存处理能力结合在一起。他说，其他计算型 CXL 设备使用通用处理器，而 MX1 针对的是利用所有内部带宽的并行数据处理。

该设备的计算能力依赖于多核 RISC-V 架构，Kim 表示这受到 RISC-V 生态系统成熟度的影响。该公司修改了基于 LLVM 的编译器以支持自定义指令，并提供类似 CUDA 的 SDK，因此开发者可以用 C、C++ 或 Rust 编写。

由于管理数千个处理器核心仍然具有挑战性，Xcena 开发了一个受分布式数据库系统启发的框架，以简化编程和工作负载管理。

Xcena 正在向内存厂商、CPU 厂商和超大规模云服务商提供 MX1 原型样品，并计划在 2026 年底量产，初始客户收入目标为 2027 年。

Kim 表示，一个关键依赖是业界更广泛地采用运行在 PCIe 6.0 上的 CXL 3，尽管尽管协议快速发展，CXL 的采用可以说比预期要慢，但他不认为技术本身有问题，并指出所有 CPU 和 GPU 厂商，包括 Nvidia，都已将 CXL 内建到其芯片中。

Kim 说，CXL 已经准备好了，但其价值仍需证明。成功采用需要更广泛的生态系统，他说。“我们需要证明 CXL 对 AI 基础设施中的每个人都是有益的，通过 CXL 3。”

在接受 EE Times 简报时，Objective Analysis 首席分析师 Jim Handy 表示，Xcena 的 MX1 架构是一个有趣的组合，类似于计算存储所采取的方法。“这是一个有趣的产品，”他说。

Xcena 的 MX1 原型计划在 2026 年底量产，初始客户收入目标为 2027 年。（来源：Xcena）

Objective Analysis 最近一份题为《CXL Market Now Taking Shape》的报告概述了 CXL 如何在超大规模计算社区中获得采用，以及该技术现在似乎准备迎来显著增长。

Handy 表示，如今 CXL 最吸引人的能力之一是内存扩展，但复用旧内存（如 DDR4）而不是按当前价格购买 DDR5，也已成为常见用例。他指出，Facebook 母公司 Meta 正在数百万台服务器上使用基于 CXL 的内存扩展，复用从退役机器中取出的 DDR4 模块，而不是将其淘汰。

Handy 表示，CXL 的内存池化能力尚未广泛使用，尽管这是一个好主意。“开发池化的人可能已经感到火烧脚底了，”他说。“它提高了你已有内存芯片的利用率百分比，如果内存真的很贵，那么你希望确保没有任何内存闲置。”

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Gary Hilson

Gary Hilson 是一名自由撰稿人和编辑，为北美各地的印刷和数字出版物撰写了数千字。他的兴趣领域包括软件、企业和网络技术、研究与教育、可持续交通以及社区新闻。他的文章曾发表在 Network Computing、InformationWeek、Computing Canada、Computer Dealer News、Toronto Business Times、Strategy Magazine 和 Ottawa Citizen。

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Processing data closer to memory is not a new idea, but South Korean startup Xcena believes it has a better way to do it by leveraging the Compute Express Link (CXL) protocol.

At Hot Chips 2026, the company detailed its MX1, a CXL Type 3 device that combines up to 2 TB of DDR5, SSD-backed InfiniteMemory capacity, and more than 1,000 custom RISC-V cores. Chief product officer Harry Kim said Xcena’s MX1 can deliver up to 4.7× the throughput and 18.7× the energy efficiency of a host CPU processing data over CXL on selected data analytics workloads.

In a briefing with EE Times, Kim said the memory bottleneck can’t be solved simply by adding more memory; existing memory resources must be used more efficiently. “If we can reduce the data movement, then it will be really helpful,” he said.

MX1 is particularly well suited to memory-intensive AI and database workloads where only a subset of stored data ultimately needs to be processed by CPUs or GPUs, Kim said.

By IAR by Qt Group 09.25.2026

By Aveek Sarkar, Director, Ecosystem and Alliance Management Division, TSMC 09.24.2026

By Skyeast International Group Limited 09.24.2026

For applications such as vector search, KV-cache operations, and database filtering, computation performed close to memory can reduce latency, power consumption, and bandwidth bottlenecks, he said. “For the database example, we can reduce data movement by filtering out the old data you don’t need to see from the CPU side.”

For AI, it means pulling just the relevant slice of a KV cache, Kim said.

Bringing together DDR5, SSDs, and RISC-V cores required solving significant software and memory management challenges because Xcena wanted to make the MX1 easy for customers to program, Kim said. “We want to keep the memory model as similar as what they want to do in the CPU side.”

Xcena chief product officer Harry Kim presented the company’s MX1 CXL Type 3 device at Hot Chips 2026. (Source: Xcena)

He said one of the biggest technical hurdles was creating a unified virtual memory system capable of maintaining mappings between host memory, device memory, and SSD-backed capacity.

Xcena wanted MX1 to be, above all, a robust memory expander. Kim said it differentiates itself from competing CXL memory expansion products because it combines a full-featured memory controller with specialized near-memory processing capabilities. He said other computational CXL devices use general-purpose processors, while MX1 targets parallel data processing that uses all the internal bandwidth.

The device’s computational capabilities rely on a many-core RISC-V architecture, which Kim said was influenced by the maturity of the RISC-V ecosystem. The company modified an LLVM-based compiler to support custom instructions and offers a CUDA-like SDK, so developers can write in C, C++, or Rust.

Since managing thousands of processor cores remains challenging, Xcena developed a framework inspired by distributed database systems to simplify programming and workload management.

Xcena is sampling the MX1 prototype to memory vendors, CPU vendors, and hyperscalers, and the company plans mass production by the end of 2026, with initial customer revenue targeted for 2027.

Kim said a key dependency is broader industry adoption of CXL 3 running over PCIe 6.0, and while CXL adoption has been arguably slower than expected despite the rapid evolution of the protocol, he doesn’t think the technology itself is at fault, noting that all the CPU and GPU vendors, including Nvidia, have built CXL into their chips.

CXL is ready, Kim said, but its value still needs to be proven. Successful adoption requires a broader ecosystem, he said. “We need to prove CXL is good for everyone for AI infrastructure with CXL 3.”

In a briefing with EE Times, Jim Handy, principal analyst with Objective Analysis, said Xcena’s MX1 architecture is an interesting combination, similar to the approach taken by computational storage. “It’s an interesting product,” he said.

Xcena’s MX1 prototype is planned for mass production by the end of 2026, with initial customer revenue targeted for 2027. (Source: Xcena)

A recent Objective Analysis report, titled CXL Market Now Taking Shape, outlines how CXL is gaining adoption in the hyperscale computing community and how the technology now seems poised for significant growth.

Handy said one of the most appealing capabilities of CXL today is memory expansion, but repurposing older memory, such as DDR4, instead of buying DDR5 at current prices, has also become a common use case. He noted that Facebook parent company Meta is using CXL-based memory expansion across millions of servers, reusing DDR4 modules pulled from decommissioned machines rather than retiring them.

Handy said the memory pooling capability of CXL has yet to be widely used even though it’s a great idea. “There’s probably fire under the feet of the people who are developing pooling,” he said. “It improves the percent utilization that you get out of the memory chips you’ve already got, and if memory is really expensive, then you want to make sure that you’re not having any of it sitting around idle.”